[科普中國]-逐位進位

實現(xiàn)多位數(shù)相加的具體電路是很多的，其中有一種就是采用所謂并行相加、逐位進位的方式。逐位進位的加法器，邏輯電路比較簡單，缺點是運算速度比較慢，因為最高位的加法運算，一定要等到所有低位的加法完成之后才能進行。為了加快運算速度，必須在最短的時間內(nèi)使各位都形成穩(wěn)定的全加和，為此，可以采用提前進位等方法1。

基本介紹全加器是常用的二進制加法運算電路，能夠實現(xiàn)多位二進制加法運算的電路稱為多位加法器。4位二進制加法器是一種常用的全加器。在一位加法器的基礎上，組成多位加法器時，主要是考慮進位方式問題。進位方式有兩種，即逐位進位(又稱串聯(lián)進位)和超前進位(又稱并聯(lián)進位)。逐位進位的4位加法全加器如圖1所示，它由4個全加器串聯(lián)組成。如輸入的被加數(shù)A為0101，加數(shù)B為1101，得和數(shù)S為(C3=1)0010。這種加法器在進行任一位加法運算時，都必須等到比它低位的加法運算結束送來進位時才能進行。運算的進位，是從低位向高位以串形方式逐位進位。這種串行加法器電路雖然簡單，由于最高位的運算一定要等到所有的低位運算都完成并送來進位信號時才能進行，運算速度慢，一般用于對運算速度要求不高的設備中。要求提高運行速度，應盡量縮短高位形成的全加和的時間，可選取超前進位全加器?，F(xiàn)有許多集成電路，如74LS283、CC4008等都是超前進位的全加器2。

相關分析逐位進位加法器屬于串行進位加法器。圖2所示為用全加器構成的n位逐位進位加法器，如果沒有初始進位 ，最低位(全加器1)應改為半加器。

逐位進位加法器結構簡單，但是由于進位信號是從低位到高位逐位求得，使各位的“和”也是從低位到高位逐位求得，也就是高位需要等它的低位進位運算結果出來后才能進行運算。因此，得到最終的“和”和“進位”輸出結果延遲時間較長。而且隨著加法器的位數(shù)增加，延遲時間也在增加。為了減小逐位進位加法器的延遲，在全加器設計中，應盡量減小進位的延遲。通常將晚到的進位信號C控制的MOS管靠近邏輯門的輸出端，以便在C到來之前內(nèi)部節(jié)點依據(jù)先到的A和B預先完成充放電3。

圖3所示為4位串行進位加法器電路。它由4個全加器構成。最低有效位全加器的進位輸入端C0接地。輸出數(shù)碼C4S3S2S1S0表示了二進制數(shù)A3A2A1A0和B3B2B1B0之和。顯然，每一位的加法運算必須要等到低一位的進位產(chǎn)生后才能進行，因此，把這種結構的電路稱為串行進位(或逐位進位)加法器4。

逐位進位加法器最大缺點是運算速度慢。在最不利的情況下，做一次加法運算需要經(jīng)過4個全加器的傳輸延遲時間(從輸入加數(shù)到輸出狀態(tài)穩(wěn)定建立起來所需要的時間)才能得到穩(wěn)定可靠的運算結果。但考慮到串行進位加法器的電路結構比較簡單，因而在對運算速度要求不高的設備中，這種加法器仍不失為一種可取的電路。例如TTL集成電路中T692就屬于這種串行進位加法器。

若要提高運算速度，必須設法減小由于進位信號逐級傳遞所耗費的時間，一般采用超前進位(又稱先行進位)的方法，即每一位的進位直接由被加數(shù)和加數(shù)決定，而不需依賴低位的進位4。

本詞條內(nèi)容貢獻者為:

尚華娟 - 副教授 - 上海財經(jīng)大學